SK하이닉스가 향후 30년을 이끌 차세대 D램 기술 로드맵을 공식 발표했습니다.

 IEEE VLSI 2025에서 진행하는 SK하이닉스 차선용 미래기술연구원장 기조연설 안내장._SK하이닉스 제공
SK하이닉스는 오늘(10일) 일본 교토에서 진행되는 IEEE VLSL 심포지엄 2025에 참가해 기조연설에서 이같은 내용을 발표했습니다. IEEE VLSL 심포지엄은 AI 반도체와 메모리, 패키징 등 차세대 반도체 기술이 발표되는 세계 최고 수준의 학술행사입니다.

차선용 SK하이닉스 미래기술연구원장(CTO)은 이날 '지속 가능한 미래를 위한 D램 기술의 혁신 주도'를 주제로 발표를 진행했습니다.

차 CTO는 "현재 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다"며 "10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F² VG(수직 게이트) 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다"고 밝혔습니다.

4F² VG 플랫폼은 D램의 셀 면적을 최소화하고 수직 게이트 구조를 통해 고집적, 고속, 저전력 D램 구현을 가능하게 하는 차세대 메모리 기술입니다.

SK하이닉스는 이를 통해 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축하겠단 계획입니다.

차 CTO는 "2010년 전후만 하더라도 D램 기술은 20나노가 한계란 전망이 많았으나 지속적인 혁신을 통해 현재에 이르게 됐다"며 "앞으로 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 협력해 D램의 미래를 현실로 만들어 가겠다"는 포부를 밝혔습니다.

행사 마지막 날인 오는 12일에는 박주동 SK하이닉스 부사장이 발표자로 나설 예정입니다. 이 자리에서 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 연구 결과를 공개할 예정입니다.